GUÍA 14-08-26 Laboratorio de Arquitecturas Computacionales

LA116 · viernes 14/08/2026 · 16:00-17:40 · Sesión 1

Presentación del laboratorio · Qué vamos a construir

EL OBJETIVO DEL SEMESTRE

Las seis prácticas construyen, pieza por pieza, un procesador RISC-V de 32 bits en Verilog sobre FPGA. Al final, el proyecto es una aplicación real corriendo sobre el procesador que ustedes construyeron.

LA RUTA

• Práctica 1 — bloques combinacionales y secuenciales básicos.
• Práctica 2 — Unidad Lógica-Aritmética de 4 bits.
• Práctica 3 — ALU para un procesador RISC-V de 32 bits.
• Práctica 4 — memoria ROM y memoria RAM.
• Práctica 5 — Unidad de Control del procesador.
• Práctica 6 — integración y aplicación del procesador completo.

POR QUÉ RISC-V

Es un conjunto de instrucciones abierto, sin regalías, modular y lo bastante limpio para implementarse en un semestre. El repertorio base RV32I tiene unas cuarenta instrucciones y con eso basta para ejecutar programas reales.

HERRAMIENTAS

• ActiveHDL, Quartus Prime o Vivado para descripción, síntesis e implementación.
• EDA Playground para simulación rápida en línea.
• Material de laboratorio: FPGA, protoboard, LED, cables, jumpers y pinzas pelacables.

CÓMO SE EVALÚA CADA PRÁCTICA

• 2.5% el experimento funcionando, avalado por el profesor.
• 2.5% el reporte, evaluado con la rúbrica de diez criterios.

Los criterios de mayor peso son mediciones experimentales, comparación teórico-práctica y conclusiones. Vale la pena leer la rúbrica completa antes de escribir el primer reporte.

REGLAS

• Ingreso puntual a las sesiones.
• Mínimo 80% de asistencia para acreditar el curso.
• Las entregas admiten un retraso máximo de una semana, con penalización de 1/10 de punto por día.

PARA LA PRÓXIMA SESIÓN

Herramientas instaladas y funcionando. Se recorre el flujo completo de diseño con un ejemplo mínimo en Verilog.