Unidad 2 · Dispositivos complejos y arreglos de compuertas programables
lunes 21 de septiembre · 18:00–19:40 · en 30 días
GUÍA 21-09-26 Sistemas Embebidos
LA207 · lunes 21/09/2026 · 18:00-19:40 · Sesión 7
Unidad 2 · Dispositivos complejos y arreglos de compuertas programables
CPLD
Un CPLD es un conjunto de bloques tipo PAL conectados por una matriz de interconexión central. Al ser la interconexión centralizada, los retardos son predecibles y casi uniformes.
- Capacidad: miles de compuertas equivalentes.
- Configuración no volátil: arranca funcionando, sin necesidad de cargar nada.
- Retardo determinista, lo que simplifica el cierre de tiempos.
- Poca memoria interna.
FPGA
La arquitectura cambia por completo: en vez de matrices de suma de productos hay una malla de bloques lógicos pequeños con interconexión distribuida y programable.
EL BLOQUE LÓGICO
- LUT — tabla de consulta que implementa cualquier función de sus entradas, típicamente 4 o 6. Es memoria usada como lógica.
- Flip-flop asociado, con multiplexor para elegir salida registrada o combinacional.
- Lógica de acarreo dedicada, que hace rápidos los sumadores.
POR QUÉ LA LUT LO CAMBIA TODO
Una LUT de 4 entradas implementa cualquiera de las 65 536 funciones posibles de 4 variables, con el mismo retardo. La complejidad booleana de la función deja de importar: lo que importa es cuántas entradas tiene. Minimizar deja de ser el objetivo central y pasa a serlo la estructura del diseño.
RECURSOS DEDICADOS
- Bloques de RAM distribuidos por el dispositivo.
- Multiplicadores o bloques DSP en hardware.
- Gestores de reloj: PLL y DLL para generar y ajustar frecuencias.
- Bloques de entrada y salida configurables por estándar eléctrico.
CONFIGURACIÓN VOLÁTIL
La FPGA pierde su configuración al apagarse y debe recargarla al arrancar desde una memoria externa. Es una diferencia práctica importante frente al CPLD y hay que preverla en el diseño del sistema.
CÓMO ELEGIR
- Lógica pequeña, arranque inmediato, retardo predecible: CPLD.
- Alta capacidad, memoria interna, aritmética intensiva: FPGA.
TAREA
Sintetizar un mismo diseño para CPLD y para FPGA en Quartus y comparar el reporte de recursos y de retardos.
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