Unidad 1 · Diseño asistido por computadora y lenguajes de descripción de hardware
lunes 17 de agosto · 18:00–19:40 · hace 5 días
GUÍA 17-08-26 Sistemas Embebidos
LA207 · lunes 17/08/2026 · 18:00-19:40 · Sesión 2
Unidad 1 · Diseño asistido por computadora y lenguajes de descripción de hardware
DE QUÉ TRATA EL CURSO
El curso diseña sistemas digitales describiéndolos con un lenguaje y sintetizándolos sobre dispositivos lógicos reconfigurables. No se programa un microcontrolador: se construye el hardware.
EL CAMBIO DE MENTALIDAD
Un lenguaje de descripción de hardware no es un lenguaje de programación. No se ejecuta una secuencia de instrucciones: se describe una estructura de circuitos que existe toda al mismo tiempo.
- En software, dos líneas seguidas ocurren una después de otra.
- En hardware, dos asignaciones concurrentes ocurren simultáneamente, siempre, en paralelo físico.
Pensar en hardware es el obstáculo real del curso. La sintaxis se aprende en dos semanas; la concurrencia toma más.
EL FLUJO DE DISEÑO
1. Especificación funcional: qué debe hacer el sistema.
2. Descripción en HDL.
3. Simulación funcional: verificar el comportamiento con un testbench.
4. Síntesis: traducir la descripción a compuertas y registros.
5. Emplazamiento y ruteo: asignar recursos físicos del dispositivo.
6. Análisis de tiempos: verificar que se cumplen las restricciones.
7. Programación del dispositivo y verificación en hardware.
SINTETIZABLE Y NO SINTETIZABLE
No todo lo que simula se puede construir. Los retardos explícitos, los archivos y algunas construcciones solo existen para el testbench. La síntesis ignora o rechaza esas descripciones.
VHDL Y VERILOG
- VHDL — verboso, fuertemente tipado, con detección temprana de errores. Es el que siguen las referencias del curso.
- Verilog — sintaxis más compacta, cercana a C, más permisivo.
Ambos describen lo mismo. El curso trabaja principalmente con VHDL, siguiendo a Ashenden, Chu y Roth.
HERRAMIENTAS
Quartus para síntesis e implementación, ActiveHDL para simulación, y MATLAB o Python para generar vectores de prueba y verificar resultados numéricos.
TAREA
Instalar Quartus y ActiveHDL antes de la sesión de laboratorio del miércoles. Revisar Mano capítulo 1 y el capítulo introductorio de Chu.
Nada anotado en esta sesión todavía.