Evaluaciones

Hasta las 11:00 AM. No hay prórroga.

50% del primer parcial. Blackboard.

Verilog + FPGA.

Unidad 1: lenguajes de descripción de hardware.

Hasta las 11:00 AM.

Kapitel 1 y 2. De 11:00 a 12:15.

10% del primer parcial.

Unidades 1 y 2. En el horario y aula de la clase.

Ecuaciones diferenciales de primer orden.

Unidades 0, 1 y 2.

Descripción e implementación en FPGA.

40% del segundo parcial.

Hasta las 11:00 AM.

De 11:00 a 12:15.

Descripción y simulación.

50% del segundo parcial.

Unidades 2 y 3.

Unidades 2 y 3.

Ecuaciones lineales de orden superior.

10% del segundo parcial.

Unidades 3 y 4.

Hasta las 11:00 AM.

Kapitel 3 y 4. De 11:00 a 12:15.

Manejo de memoria.

Decodificación y señales de control.

90% del tercer parcial.

Unidades 3 y 4.

Hasta las 11:00 AM.

Unidades 3 y 4.

Transformada de Laplace.

10% del tercer parcial.

Unidades 4 y 5.

Avisar por correo antes de esta fecha.

Aplicación del procesador en FPGA.

Hasta las 11:00 AM. Última entrega de Übungsbuch.

Problemática tecnológica resuelta con un sistema digital. Entrega a partir del 23 de noviembre.

Del 10 al 24 de noviembre.

Sesiones del 19 y 24 de noviembre.

Blackboard, Unidad 6.

Kapitel 1 a 6. De 11:00 a 12:40.

Aplicación real para un procesador RISC-V de 32 bits. Entrega del 23 al 27 de noviembre.

Coincide con el examen final. Sin reposición posible.